福建师范大学2020年2月课程考试《EDA技术 》作业考核试题
福建师范大学网络与继续教育学院
《EDA技术》期末考试A卷
姓名： * j. X3 p3 K& P- K
专业：N* Y% R* H& O
学号： : `8 o; R2 [8 R^" s
学习中心：* i8 k4 g+ L" C' U; ]1 D+ y3 L
; ^5 v# c/ A! H1 _. z/ `( x8 l
第一题：填空题（每题3分，共30分）
1. EDA技术的发展分为 、 和 ¬______________三个阶段。7 [2 s: C6 o& {# J; n( _! r' z! e
2. EDA的设计输入主要包括 、 、 。7 e. f0 r* G$ s8 E
3. 当前最流行的并成为IEEE标准的硬件描述语言包括： _____________和 。) v- |% F/ O& J2 D% _' ^
4. 有三种端口类型，分别是 、 _______________和 。
5. 输入和双向端口不能声明为 型。* f% r/ ^6 ]# @' U0 |) U1 n7 M6 L9 ^
6. 在常量表达示中，二进制是用 字母表示，八进制是用 字母表示，十六进制是用 字母表示。9 {2 {3 P3 pA) c- o8 I3 t0 }
7. 宽度为1位的变量称为 ，如果在变量声明中没有指定位宽，则默认为 。线宽大于1位的变量(包括net型和variable型)称为 。0 f" O" k7 Z7 ^0 `% d
8. 表达式：8`h55&&8`haa 的值为 ，表达式：8`h55 & 8`haa的值为多少 。
9．语句 out=sel?inl:in0; 表示的意义是： 。
10．语句{3{a,b}} 表示的意义是： 。! h+ W% \4 u5 b% D* L, u! r, Z% h
第二题：简答题（每题5分，共20分）
1. 什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?5 ^Q* W; s- _/ }* wV
6 d4 n& J% N3 e
# G% v( e. U3 R5 `, T
# t5 Wfb3 ^* k
, g3 n, O3 F4 R
2 a; |. f" I' u7 s; j! k
9 G) u/ f( R$ P( |& z3 X
v( j2 l1 D5 f0 E$ s! L
/ v! ^: P* z- gr: z! c
- [4 I4 v% |6 v& o" }
2. 基于FPGA/CPLD的数字系统没计流程包括哪些步骤?% Z2 J7 J1 p, q) k1 T' J
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4 u9 E3 g9 q" }/ ]
* i: L& h1 l: {! s5 Z
7 S0 s0 |' y7 q7 J6 [
9 }/ z& Y6 ~7 J$ H" l% P
3. 说明GAL的OLMC有什么特点，它怎样实现可编程组合电路和时序电路?
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! h# E( C. a# d, I5 Y* r! l' B, ?$ t
/ J0 H$ L' [# r* F9 q) ^
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% M" u2 h6 m; }/ a* P9 q
4. 阻塞赋值和非阻塞赋值有什么本质的区别?
) D6 n8 p$ s0 T: i' N9 ?1 z: D
% N, e) S6 y" D5 I1 e' p: R
# }& G3 x7 \N' S/ f. {/ H
$ r1 p% @3 b( K3 D5 x5 J
# I& I$ ^/ A; X1 uT?2 e
0 s$ G* i. Z* c5 H1 M2 I
第三题：程序分析题（每题15分，共30分）
1. 分析程序并画出逻辑电路图及逻辑表达式：5 R4 X3 B3 H) ~9 E, l2 ^8 m
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule
1 H* M$ F; S" Z$ u
$ LJ7 Z* ?# g" i! v
* v9 n8 X- dGo1 D
5 F* c0 v) J0 X& H( ]
( |) ?& a- x2 ]* N( R9 \6 N
4 A2 j( ~# P) X. \8 n: |& e_
8 ]: ?; o. x( n& W8 @
$ D8 M% p, E& q; V( ?( g
0 PA, C' `# n, w6 L
' K4 }j. n1 |* o
4 I+ l' tx, o, K% k' q0 N
) U8 k5 [mK7 q1 ^/ p; I
$ l5 o9 C. n8 s
5 i/ y' O( P7 U. w' e
* u! q6 d" n! U# G& J9 j* u6 Z
5 _6 j5 P" x, j! d0 y! |* E
2. 详细分析下面程序功能：- g( U% T0 S/ ~
module count(out,data, load, reset,clk) ;9 v3 o2 P) K! W( u; [7 H: @& d$ y) v
input load,clk,reset;
inputdata;8 j5 T5 M9 l! g) o8 h8 \! L5 |
outputout;
regout;1 I2 f- r3 H& R3 u* r) B1 O9 d
always @(posedge clk) 1 R! B" r4 C6 S$ L
begin
if ( !reset) out<=8'h00 ; D8 a& C7 @% T' M0 U
else if (load)out<=data;
else out<=out+1 ; ) f) A: M' `( }" A3 U
end
endmodule
/ g, j* ]: D- b: A& `/ ?+ V0 z# A( m
$ k; x5 k7 ?' y0 e* t, I
0 L" e1 p) v' w% s4 I' n" [; {
0 L& d# W$ _4 I9 K/ q; q+ L! Y
5 l: F3 L$ s3 p( L2 s
g1 F" I* b7 F5 M2 L8 Y
0 W/ ?% `- @0 p2 w' `* X) |8 f^' x' p
# v/ a( o- r$ R: |" t4 u! s3 @9 o
. t% q% Z' V' W2 b6 h
* ^- F4 y. H( j) X. v8 D
; b( Y8 W; X7 z$ y& w
0 E+ u. x1 E9 |7 f; G8 w2 K% V
第四题：设计题（每题20分，共20分）6 S3 H: I3 {( P5 Y: O: h
用Verilog HDL设计一个74138的译码器电路。
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